Console Output

+ /eda/oss-cad-suite/bin/iverilog -o build/core_test.o -s core_tb Pequeno-Risco-5/src/alu.v Pequeno-Risco-5/src/alu_control.v Pequeno-Risco-5/src/control_unit.v Pequeno-Risco-5/src/core.v Pequeno-Risco-5/src/data_memory.v Pequeno-Risco-5/src/immediate_generator.v Pequeno-Risco-5/src/instruction_memory.v Pequeno-Risco-5/src/mux.v Pequeno-Risco-5/src/pc.v Pequeno-Risco-5/src/registers.v Pequeno-Risco-5/tests/core_test.v